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11:07 PM · Nov 22 ,2025
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u_12891 頭像

gjnet - FPGA：邏輯功能的仿真與驗證_FPGA_timerring

一、新建tb文件 進行例化 定義輸入信號和輸出信號 將輸入信號與被測試模塊連接到一起 定義時鐘信號 含義是定義clk為高電平，延時10納秒後取反 定義復位信號 先通過復位將D觸發器設置為零，在仿真時間線上往後推移201ns，多等一納秒是為了避免

觸發器 , 時鐘週期 , 後端開發 , fpga開發 , 右鍵 , Python

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u_14273 頭像

charlesc - 多層pcb-如何使用Altiumdesigner設計PCB多層板_51CTO博客

在項目名稱上右鍵點擊，在引處的菜單中選擇 Add new to Project\PCB,這樣，在當前的工程當中添加了一個新的PCB 文件PCB1.PcbDoc,在PCB 文件上右鍵點擊，在引出的菜單中選擇Save as 來改變PCB 文件名稱和保存路徑。 左鍵點擊Project\Complie PCB Project xxx..PrjPCB (xxx 是用户自己定義的工程名

編輯器 , 信號處理 , 信息與通信 , 嵌入式硬件 , fpga開發 , 前端開發 , Javascript

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u_14126 頭像

網猴兒 - FPGA的虛擬化處理器模擬集羣

1 初識FPGA 文章目錄 1 初識FPGA 1.1 基本認知 1.1.1 什麼是FPGA？ 1.1.2 什麼是HDL？什麼是Verilog？ 1.1.3 硬件開發與軟件開發 1.1.4 FPGA與其他硬件的對比 1.1.5 F

虛擬化 , Verilog , 雲計算 , 學習 , FPGA的虛擬化處理器模擬集羣 , fpga開發 , ci

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u_16099272 頭像

墨舞天涯 - vite 添加對less所有文件支持

在Vivado TCL命令窗口中可以通過調用write_edif命令將用户自定義模塊封裝成.edf網表文件（類似ISE裏的.ngc文件），但是當自定義模塊中包含ngc時，編譯時會報錯，提示有未定義的黑盒。 那麼如何將包含XIlinx IP或ngc的用户模塊封裝成網表文件呢，下面將給出詳細步驟 1. 將待封裝模塊設置為top層

封裝 , ip , 架構 , 後端開發 , bc , fpga開發 , vite 添加對less所有文件支持

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u_16099231 頭像

半夜未央好 - STM32-一文搞懂通用定時器捕獲/比較通道_捕獲比較寄存器

一、引言 AS32系列MCU芯片集成4個高級定時器，每個定時器包含一個32位自動重載計數器，該計數器由可編程預分頻器驅動，支持遞增、遞減、中心計數、編碼器模式等計數方式。 高級定時器具有6個獨立通道，可實現測量輸入信號的脈衝寬度、可編程PWM輸出、帶死區插入的互補PWM等功能。 二、PWM簡介 PWM，全稱脈衝寬度調製。它是一種用

單片機 , risc-v , 架構 , 後端開發 , 嵌入式硬件 , fpga開發 , Python

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技術博客領航者 - ioctl I2C_SMBUS 實現smbus 用户態測試程序_i2c_smbus_data

MCTP規範是由(DMTF)發佈，廣泛應用於許多電腦與伺服器架構中，因其定義了系統管理控制器(management controller)如何與受控裝置(如PCIe擴充卡、硬碟)進行通訊。MCTP(Management Component Transport Protocol)是一種位元組對齊(byte-aligned)訊息系統，運行在現有的實體層或通訊

功能測試 , 嵌入式硬件 , fpga開發 , Css , 硬件工程 , 前端開發 , 封包 , HTML

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u_16213720 頭像

mob64ca14193248 - systemverilog 帶參數的宏定義

最近閒來無事，通過公司項目，對數字電路設計比較感興趣，於是接觸了Verilog 硬件描述語言，對FPGA產生了濃厚的興趣。 對Verilog和FPGA不瞭解的朋友們可以自行百度，本文只作為我的筆記。 一、Verilog語法 Verilog的基本設計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功

機器學習 , Verilog , 非阻塞 , 學習 , 賦值 , 人工智能 , fpga開發

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u_16099277 頭像

架構領航員 - fpga圖像處理 中值濾波器ip核

提示：基於Altera的FIR數字濾波器設計 2021 文章目錄 前言 一、FIR濾波器 二、Altera FPGA實現過程 1.抽頭係數 2.IP核配置 3.代碼 4.關於數據截斷問題

sed , 數據 , fpga圖像處理 中值濾波器ip核 , ip , 人工智能 , fpga開發 , 計算機視覺

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u_16099225 頭像

數據探索者11 - DCDC: COT, DCAP

摘要 恆定導通時間（COT）控制架構因其快速瞬態響應特性在DC-DC轉換器中得到廣泛應用，但其負載調整率表現受環路參數影響顯著。本文基於國科安芯推出的ASP3605降壓轉換器的系統性測試數據，深入評估了該芯片在不同輸入電壓、輸出電壓及負載電流條件下的負載調整特性。通過靜態負載調整率測試與動態負載階躍響應分析，揭示了ITH引腳補償網絡參數（RC值）對

單片機 , 架構 , 嵌入式硬件 , 引腳 , fpga開發 , Css , 前端開發 , HTML

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