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12:27 PM · Nov 06 ,2025
pihome 頭像 SuperBigSaltFish0 頭像 OIer-QAQ 頭像 u_16099265 頭像 u_16099170 頭像 u_16213580 頭像 u_16213720 頭像 destiny_zxx 頭像 Easun-Dongyang 頭像 vivovox 頭像 ilfufu 頭像 yjxmike 頭像

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vivovox 頭像

vivovox - 爆贊蒲公英官方格局，免費小水管直連回家！-- exsi8安裝蒲公英OrayOS

前言 平時工作生活非常依賴家裏內網設備，搬家後家裏電信公網ip還被收回[憤怒]，後一直未能尋得一種免費且穩定的中轉穿透方案，偶然間發現蒲公英竟然免費開放了自家的路由器OS，心中一動，這不就能白嫖蒲公英的旁路組網了嗎（以前可是隻能買硬件才能實現），嘗試一番後果然在雲管理平台可以設置為官方硬件且支持旁路組網，這不掏上了嗎，以下是exsi8安裝OrayOS的記錄。 exsi8安裝OrayOS小記

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Rocky-IC 頭像

Rocky_IC - 狀態機

Moore型狀態機和Mealy型狀態機 一、狀態機的定義 狀態機就是能夠根據控制信號按照預先設定的狀態進行狀態轉移，是協調相關信號動作、完成特定動作的控制中心。狀態機簡寫為 FSM （Finite State Machine）,分為兩類： 　　　　1：輸出只和當前狀態有關而與輸入無關，則稱為摩爾（Moore）狀態機； 　　　　2：輸出不僅和當前狀態有關而且和輸入有關，則稱為米利（Mealy）狀態機

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SuperBigSaltFish0 頭像

超級大咸魚 - verilog利用線性插值實現正弦波生成器(dds)

verilog實現線性插值實現正弦波生成器 ​ 最近在項目上遇到一個需要在低資源FPGA上實現FFT邏輯的項目，而且要求實現窗函數。對於窗函數來説，莫非是實現正弦波生成器，正弦波生成器可以利用DDS模塊，CORDIC模塊，或者查找表的方式實現，以下主要講解ROM核線性插值相結合的波形生成器，用於生成正弦波。 1.線性插值 ​ 線性插值是一種數據估值算法，由於其擬合線是一條直線，所以叫做線性插值。即

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SuperBigSaltFish0 頭像

超級大咸魚 - verilog實現32位有符號流水乘法器

verilog實現32位有符號流水乘法器 1.4bit乘法流程 1.無符號X無符號二進制乘法器 以下為4bit乘法器流程（2X6） 0 0 0 0 0 0 1 0 (2) X 0 0 0 0 0 1 1 0 (6) --------------------- 0 0 0 0 0 0 0 0 (0) 0 0 0 0 0 1 0 0 (4) 0 0 0

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SuperBigSaltFish0 頭像

超級大咸魚 - verilog實現十進制正數與ASCII碼互轉

verilog實現十進制正數與ASCII碼互轉 1.小位寬數實現轉ASCII碼 1.小整數十進制轉BCD碼（8421碼） 十進制數 0 1 2 3 4 5 6 7 8 9 8421碼 0000 0001 0010 0011 0100 0101 0110

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yjxmike 頭像

心隨鷗鷺齊舒羽 - 基於Xilinx RAM-based Shift Register IP核實現雙抽頭移位寄存器（shift_register_2taps）

一、IP核配置步驟 1、打開Vivado IP Catalog 在Vivado工程中，右鍵點擊IP Catalog，搜索"Shift Register"。 2、選擇RAM-based Shift Register 雙擊打開配置界面。 3、關鍵參數設置 Component Name: shift_register_2taps Shift Register Type: RAM-bas

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ilfufu 頭像

ilfufu - 南京大學-數字邏輯與計算機組成實驗2024秋-VGA接口實驗思路(NJU-DLCOE-LAB6)

聲明：本博客僅供學習參考，請勿作出直接抄襲等違反學術誠信的行為 實驗環境 軟件：Vivado 2020.2 硬件：Nexys A7-100T開發板 本門課程的實驗環境似乎有兩種，代碼邏輯可能有所不同，請自行注意 實驗主要目標 結合鍵盤模塊，按鍵邏輯正常 屏幕有顯示 在前面的基礎上，實現刪除、退格、清屏等進階操作 輸入特殊字符串，按下回車後顯示對應自定義內容 個人思路與實現 前言

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OIer-QAQ 頭像

KK_SpongeBob - 12.21考試總結

分數 題號 T1 T2 T3 T4 T5 T6 T7 總分 分數 100 100 100 20 100 100 64 584 分析 T1 模板，講爛了 點擊查看代碼 #includebits/stdc++.h #define int long

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pihome 頭像

精橙FPGA張工 - FPGA通過2.5G視頻模塊實現超高幀率視頻傳輸

一、2.5G視頻模塊介紹 我們本次使用的2.5G帶寬視頻傳輸模塊為Pleora公司的iPORT NTx-NBT25模塊。此模塊配合萬兆網卡以及Pleora提供的上位機圖像接收軟件ebus player，即可實現高幀率圖像視頻的傳輸和顯示。另外，Pleora還提供了上位機SDK套件，可以在SDK基礎上進行更多定製化的開發。 二、FPGA高速傳圖 要想使用此2.5G模塊實現圖像視頻高速傳輸，

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pihome 頭像

精橙FPGA張工 - FPGA實現256通道ADC芯片AD71124的數據採集

一、背景介紹 AD71124這款ADC芯片由ADI出品，封裝比較特別如下圖。其一般用在平板探測器上進行醫療圖像數據採集，分辨率為16bit，有高達256個輸入通道， 可對256個模擬輸入電壓進行採集，並通過LVDS串行接口將轉換後的數字量發送出來。對於醫用平板探測器，AD71124可實現對圖像像素數據的模擬電荷採集，每次可採集一行256個像素數據。 二、驅動方式 這裏我們採用FPGA按照特定的時

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SuperBigSaltFish0 頭像

超級大咸魚 - CW信號的正交解調

1.CW信號   CW可以叫做等幅電報，它通過電鍵控制發信機產生短信號"."（點）和長信號"--"（劃），並利用其不同組合表示不同的字符，從而組成單詞和句子。   CW信號可以看作一種幅度調製信號，類似於幅移鍵控（2ASK信號）其攜帶的信息保存在其幅度中，通過改變載波的幅度來實現基帶數據的傳輸。 其函數表達式如下： \[s(t) = m(t)*cos(2\pi ft + \varphi)\spa

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pihome 頭像

精橙FPGA張工 - 使用verilog生成各種CRC校驗碼

一、功能介紹 在FPGA進行各種接口通信時，經常會出現對方發來的數據帶有CRC校驗碼，如CRC5、CRC8、CRC16、CRC32等，為了適應不同的情況，我們使用Verilog實現了一個比較通用的CRC計算模塊，可生成CRC5/CRC8/CRC16/CRC32等各種寬度的CRC校驗碼，滿足不同場景下的CRC校驗需求。 二、模塊調用示例 此模塊可實現各種相關參數的重配置：如下圖所示，可實現CRC輸

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pihome 頭像

精橙FPGA張工 - 通過matlab代碼將任意圖片生成coe/mif文件

一、功能介紹 通過matlab代碼將任意尺寸、任意格式（jpg/png等） 的圖片轉成coe/mif文件， 以便將圖片數據存入FPGA的片內ROM中， 用於圖片顯示或供其他模塊讀取，這種使用FPGA片內ROM進行圖片存儲的方法，避免了對外部存儲器的依賴。 ps.coe文件用於Xilinx FPGA的片內ROM存儲，mif用於Altera FPGA的片內ROM存儲。 二、代碼效果演示 示例圖片 ↓

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u_16099265 頭像

智能開發者 - xilinx約束鏡像

Modelsim，可以選型SE和XE兩個版本。Modelsim XE可以直接被ISE調用，而Modelsim SE需要手動添加仿真庫。但SE版和OEM版在功能和性能方面有較大差別，比如對於大家都關心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對於代碼少於40000行的設計，ModelSim SE 比ModelSim XE要快10倍；對於代碼超過4

Verilog , 雲計算 , VHDL , 重啓 , xilinx約束鏡像 , 雲原生

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pihome 頭像

精橙FPGA張工 - 基於CPLD/FPGA的呼吸燈效果實現（附全部verilog源碼）

一、功能介紹 此設計可以讓你的FPGA板子上那顆LED具有呼吸效果，像智能手機上的呼吸燈一樣。以下源碼已上板驗證通過，大家可直接使用。 二、呼吸燈Verilog源碼 ps1. 帶★號處可根據需要進行修改. ps2. 有需要的話可自行添加rst復位信號. /***************************************** Declaration ***************

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pihome 頭像

精橙FPGA張工 - 原創單總線傳輸協議b2s （附全部verilog源碼）

一、b2s協議背景介紹 本單總線傳輸協議為精橙FPGA團隊原創，含傳送端（transmitter）和接收端（receiver）兩部分，基於verilog語言，僅使用單個I/O口進行多位數據的傳輸，傳輸方向為單向，用於I/O不夠用的情況，已上板驗證通過，大家可直接使用。 二、b2s協議Verilog源碼 ps. 帶★號處可根據需要進行修改. 發送端源碼： /**************

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pihome 頭像

精橙FPGA張工 - 精橙FPGA，一個承接FPGA代碼設計的資深工程師團隊。

專業高效，極致性價比！ 一、我們是誰 精橙FPGA，一個承接FPGA代碼設計的資深工程師團隊。 二、服務內容 面向在校學生、職場工程師等人員，提供FPGA入門指導和FPGA代碼設計外包服務。 三、業務範圍 主要提供Xilinx/Altera以及國產FPGA的入門指導和FPGA代碼設計外包服務，包括但不限於以下內容： 3.1 FPGA入門指導(如:Vivado/Quartus、Verilog、就

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SuperBigSaltFish0 頭像

超級大咸魚 - DSB的數字正交解調

1.DSB調製過程 ​ DSB信號是一種雙邊帶調幅調製信號，又叫雙邊帶調幅，通過改變載波的振幅來實現基帶數據的傳輸。 其函數表達式如下： \[s(t) = m(t)*cos(2\pi ft + \varphi) \] 其中： m(t):表示基帶信號。 \(cos(2\pi ft + \varphi )\):表示載波信號。 2.DSB的數字正交解調 ​ 以下介紹的正交解調法

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OIer-QAQ 頭像

KK_SpongeBob - DP學習總結

動態規劃是一種通過把原問題分解為相對簡單的子問題的方式求解複雜問題的方法。 -----OI Wiki 例.1-最大子段和 分析 DP四步 ⑴定義狀態 定義\(dp_i\)表示以\(i\)結尾的最大子段和 ⑵分析答案 答案即\({\max}^{i\in[1,n]}_{dp_i}\) ⑶分析方程 對於每個\(i\)： 可以與\([1,i-1]\)的最大子段和拼接，組成新的子段和\((dp_{

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Easun-Dongyang 頭像

羊的第七章 - FPGA時序約束基礎

一、時序約束的目的 由於實際信號在FPGA內部期間傳輸時，由於觸發器等邏輯期間並非理想期間，因此不可避免地存在傳輸延時，這種延遲在高速工作頻率、高邏輯級數時會造成後級觸發器地建立時間和保持時間不滿足，造成時序違例。（這也是為什麼需要把FPGA設計不能以高級編程語言思想看的原因，設計時，需要做到“心中有電路”）一般來説在一個高速系統（時鐘頻率大於100M），或存在高速信號如DDR,千兆網絡等情

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SuperBigSaltFish0 頭像

超級大咸魚 - PM的正交解調法

1.PM的模擬調製過程 ​ PM信號是一種相位調製信號，其攜帶的信息保存在其信號的相位中，通過改變載波的相位來實現基帶數據的傳輸。 其函數表達式如下： \[s(t) = A*cos(w_c*t + K_f*m(t)) \] 其中： \(A\):表示載波幅度。 \(m(t)\):表示基帶信號。 \(w_c\):表示載波信號角度增量。 \(K_f\):是調製靈敏度。 正交調

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destiny_zxx 頭像

Kazusa - 【FPGA個人筆記】AXI接口協議學習——第一部分：AXI介紹與AXI4-Stream協議學習

在前面的一些博客主要是對數字電路的一些基本知識的總結以及FPGA的八股學習，通信接口與協議其實也是在工程中常用的部分，因此從這篇博客開始對AXI接口協議進行學習，這篇博客是系列的第一部分，主要對AXI進行介紹，並總結AXI4-Stream協議的特點，最終用幾個具體的例子完成AXI4-Stream協議的Verilog代碼設計 系列博客的參考資料如下： 《Introduction to AMBA

fpga , Verilog , 協議 , 接口

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u_16213720 頭像

mob64ca14193248 - systemverilog 帶參數的宏定義

最近閒來無事，通過公司項目，對數字電路設計比較感興趣，於是接觸了Verilog 硬件描述語言，對FPGA產生了濃厚的興趣。 對Verilog和FPGA不瞭解的朋友們可以自行百度，本文只作為我的筆記。 一、Verilog語法 Verilog的基本設計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功

機器學習 , Verilog , 非阻塞 , 學習 , 賦值 , 人工智能 , fpga開發

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u_16213580 頭像

雲端行者 - PCIE高速傳輸解決方案FPGA技術XILINX官方XDMA驅動

在高速數據交換、服務器加速卡、嵌入式系統裏， PCIe 接口幾乎是“必備武器”。但對於很多 FPGA 工程師來説，自己實現一條 PCIe 通道從零起步仍然很困難——涉及 TLP 層、BAR 映射、DMA 引擎、收發邏輯、時鐘域交叉、PHY 部署…… 好消息是，有一個開源項目 LitePCIe 為你掃清了這條路。 ✅ 項目簡介 一個由 Enjoy‑Dig

Verilog , ci , 前端開發 , Javascript , Python

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