FPGA時序約束基礎

一、時序約束的目的 由於實際信號在FPGA內部期間傳輸時，由於觸發器等邏輯期間並非理想期間，因此不可避免地存在傳輸延時，這種延遲在高速工作頻率、高邏輯級數時會造成後級觸發器地建立時間和保持時間不滿足，造成時序違例。（這也是為什麼需要把FPGA設計不能以高級編程語言思想看的原因，設計時，需要做到“心中有電路”）一般來説在一個高速系統（時鐘頻率大於100M），或存在高速信號如DDR,千兆網絡等情