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12:27 PM · Nov 06 ,2025
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編程小匠人之魂 - verilog testbench 弱上拉怎麼寫

　　初學verilog的剛知道還有可綜合不可綜合的時候，覺得可綜合的verilog真是太簡單了，用到的語法只有一點點，現在看看實在是孤陋寡聞了。今天瞭解到的新的東西總結一下： verilog-2001的RTL可綜合標準可以參考文檔 IEEE P1364.1 / D1.6 Draft Standard for Verilog(R) Register Transfer

Verilog , 上拉電阻 , 架構 , 後端開發 , 代碼規範

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